Hallo Darius,
soweit ich die PM Funktion des AD9850 verstanden habe geht die nur in diskreten Schritten um eine Digitale PSK zu machen. Es stellen sich dazu zwei Fragen:
1. in welchen Schritten lässt sich das Phasenregister programmieren? Oder anders formuliert welche Bitbreite hat es? Ich erinnere mich, dass es 8 Bit breit war, kann mich aber irren. Bei 8 Bit würde sich ein theoretischer Rauschabstand von 6x8 also 48dB für das Phasenmodulierte Signal ergeben. Das könnte gerade noch reichen ist aber nicht besonders gut.
2. In welcher Geschwindigkeit kann man das Phasenregister beschreiben? Die Phasenmodulation muss ja den Signalveränderungen des L-R Signals folgen. Bei einer Bandbreite von 10kHz (wie in den USA im AMax Standard üblich) wäre laut Shannon'schem Abtasttheorem mindestens eine Rate von 20kHz für die Updates des Phasenregisters nötig. Das ist aber nur der Theoretische Minimalwert. Praktisch wäre 30-50kHz nötig um Verzerrungen durch Aliasfrequenzen zu vermeiden.
Ich hatte, als ich den AD9850 gefunden hatte die gleichen Überlegungen wie Du angestellt, und war zu dem Schluss gekommen, dass der Chip dazu nicht geeignet ist, aber das war nur meine Schlussfolgerung.
Ich überlege allerdings das Ganze mit einem FPGA wie z.B. dem Altera Cyclone II EP2C5
https://www.intel.com/content/dam/www/pr...cii5v1.pdf
zu realisieren. Das erfordert aber das ich mich in eine Programmiersprache wie VHDL einarbeite was ich im Moment langsam tue. Der Anstoß war das "Hedghog" Projekt von Frank Cuffe in den UK Foren "Vintage Radio Repair" und "Golborne". Das wird aber ein langer steiniger Weg. Über die Foren habe ich auch Kontakt zu Jeffrey Borinsky der viel Erfahrung mit FPGAs hat und werde Ihn wenn ich etwas fitter geworden bin konsultieren. Die FPGAs sind eigentlich prädestiniert für CQUAM weil sie folgenden Funktionsblöcke enthalten:
- PLLs für beliebige Takte.
- Addierer und Multiplizierer z.B. um per DDS Sinus und Cosinus Träger zu erzeugen
- Logische Blöcke wie in GALs/PALs
- FPGA EP2C5 auf Entwicklerboard mit Takterzeugung und EEPROM für den FPGA-Code kostet nur ca. 10€.
- Programmierer "USB Blaster" Klon kostet in China €3,00.
- Die Entwicklungsumgebung "Quartus" gibt in der "Web Edition" bei Intel kostenlos
Mir schwebt eine Implementierung in ca. 12-14 bit vor das ergäbe einen Rauschabstand von 72-84dB und sollte für Audio im AM Bereich reichen was den Rauschabstand anbelangt. Als Samplingfrequenz Audioseitig würde ich eine im Audiobereich übliche wie 48kHz o.ä. verwenden. Am Ausgang wäre das Signal dann nach Modulation als 12-14 Bit Wort mit einem Samplingtakt von 4x-8x Trägerfrequenz auszugeben, also bei einem Träger von z.B. 1440kHz wären das 5,76 oder 11,52 MHz Abtastrate. Das schafft der FPGA im Schlaf. Das Signal müsste dann noch per R2R Netzwerk in die analoge Form gebracht und mit einem Tiefpassfilter geglättet werden, durch das 4-fach bzw. 8-fach Oversampling ein einfacher Prozeß mit wenigen LC Bauteilen . Auch eine Ausgabe als L+R (mit einstellbarer Verzögerung) und Exciter-Träger wäre denkbar wenn wir unseren 1kW Sender (Späßlein) bauen...